2025-01-20 数码 0
在科技界的竞争中，半导体制造工艺的进步是衡量技术力量的一个重要指标。近期，三星电子宣布开始量产采用全环绕栅极(Gate-All-Around，简称GAA)的3纳米制程工艺芯片，这一消息让许多人对台积电当前使用的4纳米工艺(鳍式场效应管，FinFET)产生了疑问：三星3nm技术真的超过了台积电吗？
为了更好地理解这一问题，我们需要回顾一下半导体制造工艺的发展历程。在传统印象中，数字越小表示制造工艺越先进，但随着进入到14nm节点之后，这种简单直接的比较方式就变得不再准确。英特尔提出了新的标准，即按照理论每平方毫米要拥有1亿个晶体管。但事实上，台积电和三星都已经在10nm工艺中实现了高密度晶体管，而英特尔仍然落后于两者。
由于没有统一行业标准，对比不同晶圆厂之间命名方式就显得困难。比如三星宣布开始量产的3nm工艺，在很多方面强于5nm，但是否能超越台积电5nm？这个问题需要我们深入分析。
首先，从官方数据来看，与5纳米相比，第一代3纳米可以降低45%功耗、性能提升23%、芯片面积减少16%，但并未实现摩尔定律要求每18～24个月晶体管数量翻倍。这意味着虽然从规格上看有所提升，但实际效果可能并不完全符合预期。
接着，我们来看看具体数据。在ScottenJones和DavidSchor提供的一些数据里显示，三星5nm（5LPE）的晶体管密度大约为126.5MTr/mm2，与台积电5nm（N5）的173.1MTr/mm2相比；而对于第二代3纳米，则会使芯片功耗降低50%、性能提升30%、芯片面积减少35%，这意味着其晶体管密度大约为194.6MTr/mm2。
然而，就根据这些数据，如果我们计算出台积电计划在下半年量产的3奈米(N3)工作制程，其逻辑密度将增加70%，频率提升10-15%或者同频率下功耗降低25-30%，那么其晶体管密度将达到294.3MTr/mm2。这意味着，即便是第二代三星第三奈米制程，也无法与此时即将推出的台積電第三奈 米製程競爭。
编辑点评：除了提高晶体管密度外，还有其他因素也影响了一款处理器或芯片产品最终表现，比如内部漏电率以及处理器运行频率等。而且，由于新结构带来的挑战，它们对部分参数可能会产生影响，因此，不应该仅仅通过一个指标来判断哪方胜负。此外，将来当所有厂商都转向GAA结构时，他们各自的情况又会如何变化呢？
